`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    23:59:39 03/02/2009 
// Design Name: 
// Module Name:    fullAdder 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module fullAdder(
    input x_in,
    input y_in,
    input c_in,
    output s_out,
    output c_out
    );

	assign s_out = (x_in ^ y_in) ^ c_in;
	assign c_out = (x_in & y_in) | (c_in & (x_in ^ y_in));
	
endmodule
